uDST od Iana VK7IAN

[SP6VGX]

Największym problemem wydaje mi się mała dostępność FPGA - moduł BRS-100 jest australijski, nie występuje na ali  i jak na razie znalazłem go jedynie poprzez Digikey, gdzie cena pojedynczego modułu jest równa kosztowi wysyłki (19 USD+19 USD), tak więc jeśli projekt (który jest obecnie w początkowym stadium) osiągnie dojrzałość i wzbudzi zainteresowanie szanownych Kolegów - może warto byłoby pomyśleć nad wspólnym zamówieniem newralgicznych pozycji?

Jeśli chodzi o FPGA Gowina w tym FPGA GW1NR9 który występuje w tym module BRS-100-GW1NR9 to te FPGA występują też na płytkach Sipeed Tang (do kupienia i na Ali). Same FPGA bez modułu też można kupić... Więc tutaj nie widzę problemu ot co najwyżej może przeprojektowanie PCB TRX-a co by się nie pierniczyć z modułami

Większy problem widzę w samym tym FPGA, a raczej w tym jak on potrafi "działać"  O ile normalne jest w FPGA że w miarę rozrostu projektu i syntezy projektu różnie są routowane połączenia więc sumarycznie spada nam prędkość zegarów jakie możemy uzyskać. To niestety ten FPGA potrafi się zachowywać czasami w bardzo dziwny i nieprzewidywalny sposób wraz ze wzrostem projektu. Nie jest powiedziane że będzie tak w tym wypadku ot zależy ile zostanie w tym projekcie użytych zasobów oraz jakie będą zegary. 

Reasumując układy ciekawe ale niestety kapryśne (widać w pewnym stopniu niedopracowane) co mogę osobiście potwierdzić jak i wiele wylanych pomyj na ich temat można znaleźć w internecie (przez te niestabilne zachowanie). 

Osobiście akurat na GW1NR9 realizowałem implementacje polskiego komputera Cobra 1: 

https://github.com/sp6vgx/tang9-cobra

https://www.youtube.com/watch?v=PIMvBwGqQ_8

https://www.elektroda.pl/rtvforum/topic2...l#21847983


Więc trochę się przez te dziwne zjawiska w tym FPGA nakombinowałem (trzeba mieć sporo samozaparcia)  

Z drugiej strony Gowin trochę rozwija swoje środowisko w tym syntezer i trochę coś tam poprawili. W sumie miałem kilka podejść do tych FPGA i przynajmniej jak ostatnio testowałem to coś tam chyba poprawili bo nawet w ograniczonym stopniu udało mi się uruchomić wbudowaną pamięć DDR co wcześniej było niemożliwe - co prawda pracującą na dwóch zboczach zegara odczytując tylko dwa bity zamiast czterech bitów czyli o połowę wolniej, no ale zawsze to coś. Ale to dalej pokazuje że coś jest nie tak z stabilnością zegarów w tym układzie FPGA bo przy próbie użycia serializacji IDES4/OSER4 która wymaga dobrej kalibracji zegara mieszała się kolejność odczytywanych bitów... 

No ale że jakoś tą pamięć DDR w ograniczonym stopniu udało się uruchomić to dzięki temu powstała bardziej rozbudowana wersja tej Cobry 1 (z w/w linków) bo w 2023 się poddałem (a raczej brakło mi samozaparcia) właśnie przez te cuda z tym FPGA: https://www.elektroda.pl/rtvforum/topic2...l#20533936

Reasumując poczekałbym jak kod na FPGA w uDST będzie w 100% ukończony i nie wyjdą jakieś "kwiatki"...