Witku,
LVCMOS pracuje u mnie.
Na wyjściu generatora jest dzielnik napięciowy (R20, R21, R22, R23) z "podciągnięciem" do ok. 1,27V.
Tak wychodzi z wartości dzielnika podstawionych do wzoru.
[Obrazek: https://www.digikey.pl/-/media/Images/Ma...0cdfea684e]
Zakładając, że na wejściu dzielnika mamy poziom 3,3V i obciążenie na wyjściu powyżej 5kOhm...
Zgodnie z danymi Altery:
Table 1–8. I/O Standards Support for the Cyclone IV Device Family
Type I/O Standard
Single-Ended I/O: LVTTL, LVCMOS, SSTL, HSTL, PCI, and PCI-X
Differential I/O: SSTL, HSTL, LVPECL, BLVDS, LVDS, mini-LVDS, RSDS, and PPDS
Zgodnie z rozpiską pinów FPGA link , wejścia zegarowe są DIFFIO czyli Differential I/O.
Patrz na częstotliwość wyjściową generatora.
Im bliżej deklarowanej, tym lepiej.
Ja, na chwilę obecną mam założonego "chińczyka", który na zimno ma tendencje do odjeżdżania i czasami, zaraz po załączeniu, zdarza się trochę błędów w synchronizacji zegara.
Można to zobaczyć w menu "System info".
Jeżeli w najniższej linii pojawia się 0 - to jest idealnie, jeżeli jest w granicach -5/5 to regulator "Charge pump" daje radę.
Jeżeli jest więcej - odbiornik "pływa" co widać w postaci wężyka na wodospadzie.
Ważne a właściwie najważniejsze - musi to być VCXO, czyli generator z regulacją napięciową częstotliwości.
Edit:
Koledzy na niemieckim forum również zwracają uwagę na ten generator:
..."krótka informacja .. przyczyną złego zegara u mojego wilka był VCXO ... dostałem dziś oryginalny NV7050SA i kiedy go używam, po stronie RX wszystko działa tak, jak powinno, a także przy normalnym obciążeniu procesora.."...
LVCMOS pracuje u mnie.
Na wyjściu generatora jest dzielnik napięciowy (R20, R21, R22, R23) z "podciągnięciem" do ok. 1,27V.
Tak wychodzi z wartości dzielnika podstawionych do wzoru.
[Obrazek: https://www.digikey.pl/-/media/Images/Ma...0cdfea684e]
Zakładając, że na wejściu dzielnika mamy poziom 3,3V i obciążenie na wyjściu powyżej 5kOhm...
Zgodnie z danymi Altery:
Table 1–8. I/O Standards Support for the Cyclone IV Device Family
Type I/O Standard
Single-Ended I/O: LVTTL, LVCMOS, SSTL, HSTL, PCI, and PCI-X
Differential I/O: SSTL, HSTL, LVPECL, BLVDS, LVDS, mini-LVDS, RSDS, and PPDS
Zgodnie z rozpiską pinów FPGA link , wejścia zegarowe są DIFFIO czyli Differential I/O.
Patrz na częstotliwość wyjściową generatora.
Im bliżej deklarowanej, tym lepiej.
Ja, na chwilę obecną mam założonego "chińczyka", który na zimno ma tendencje do odjeżdżania i czasami, zaraz po załączeniu, zdarza się trochę błędów w synchronizacji zegara.
Można to zobaczyć w menu "System info".
Jeżeli w najniższej linii pojawia się 0 - to jest idealnie, jeżeli jest w granicach -5/5 to regulator "Charge pump" daje radę.
Jeżeli jest więcej - odbiornik "pływa" co widać w postaci wężyka na wodospadzie.
Ważne a właściwie najważniejsze - musi to być VCXO, czyli generator z regulacją napięciową częstotliwości.
Edit:
Koledzy na niemieckim forum również zwracają uwagę na ten generator:
..."krótka informacja .. przyczyną złego zegara u mojego wilka był VCXO ... dostałem dziś oryginalny NV7050SA i kiedy go używam, po stronie RX wszystko działa tak, jak powinno, a także przy normalnym obciążeniu procesora.."...
Nie sztuką jest coś zrobić, sztuką jest zrobić tak, aby nie zepsuć..
Pozdrawiam,
73! Krzysztof SP9XCC
Pozdrawiam,
73! Krzysztof SP9XCC