Zegar dla ad9953/ad9951

[SQ8MVY]

Witam

Marcinie, sam pisałeś obsługę DDS-a, czy używasz jakiejś gotowej syntezy ?

Jak sam konfigurujesz DDS-a, to wyłącz pin SYNC_CLK - domyślnie jest aktywny i jest na nim właśnie SYSCLK/4 - jeżeli tego nie zrobiłeś. Odpowiedzialny jest za to bit nr 1 w rejestrze CFR1. Ustaw go na wartość 1 ( domyślnie jest 0 ).
Można się pobawić jeszcze pozostałymi bitami związanymi z wewnętrzną szyną SYNC_CLK - bo to ona jest taktowana przez wewnętrzny stały dzielnik /4 z SYSCLK.

Zmiana poziomu sygnału generatora taktującego DDS-a nic nie dała, bo i tak przechodzi on wewnątrz przez bufor. Co najwyżej, jak będzie za mały poziom to DDS nie wystartuje. Generowanie sinusa i cała obróbka jest całkowicie cyfrowa, nie wliczając przetwornika DAC na wyjściu.

Tak patrząc na przedstawione wykresy z analizatora widma w PDF-ie DDS-a ( strona 9 - dział TYPICAL PERFORMANCE CHARACTERISTICS) na pierwszej charakterystyce ( Fout - 1MHz, SYSCLK - 400MHz) można zauważyć prążek od SYNC_CLK o poziomie -70.68dBm.

Ale jak przeglądałeś dokumentację, to zapewne to wszystko wiesz.

Czekam z niecierpliwością na wyniki Twoich testów...

Kolego BUBAMUBA, zawsze warto jest taktować DDS-a z zewnętrznego generatora o jak najmniejszych szumach fazowych bez powielania wewnętrzną pętlą PLL